SUMADOR SERIE

1.Resumen

En el siguiente informe se encuentra toda la información de lo realizado en la décima práctica de laboratorio de electrónica digital, en donde se complemento el sumador en paralelo con visualización dinámica de 8 bits a base de memorias y registros de desplazamiento con  la creación de componentes en el programa PSoC Creator.

2.Marco Teórico

la operación matemática más básica que se reconoce es la suma, que se denota como un conteo sucesivo de valores especificados. En los diferentes grupos númericos se representa a la suma, bajo el simbolo +.

Historicamente se empezo a usar esta operación como herramienta de supervivencia en los prmeros años del hombre, se usaba para el conteo de comida, de animales y de recursos. 

Con la evolución y el desarrolo de la matematica y de la ritmetica se fueron postulando diferentes axiomas y propiedades que permiten representar diversos casos que se dan dentro de la operación y facilita el entendimiento de la misma.

La resta se denota como una inversión aditiva, puesto que se puede analizar como una suma con signo, en donde se presenta una eliminación de objetos a un grupo determinado. La resta se representa con el símbolo (-). Para el desarrollo de la matemática solo se entienden dos operaciones básicas: la suma y la multiplicación; por lo cual para facilidad de demostraciones y comprobación de axiomas la resta se analiza como caso particular de la suma.

2.1 Suma de binarios

Para llevar a cabo la suma de números binarios, se tienen en cuenta tres variables: Los sumandos, el acarreo y por ultimo el resultado.

se tienen 4 casos:

  • 0+0=0
  • 0+1=1
  • 1+0=1
  • 1+1=10
El acarreo que se maneja en los números binarios es el mismo que se utiliza para el sistema decimal, en el caso 4 vemos que 1+1 es igual a 10, debido a que 1+1 es 0 y se acarrea un uno a la izquierda, es similar al caso de 9+1 en donde el resultado es 10.

Ejemplo:


Resultado de imagen para suma de binarios




https://hardwarehackingmx.files.wordpress.com/2013/08/suma1.png


3.Desarrollo de la práctica



Para realizar la practica fue fundamental la creación de compenentes en PSoC, que nos permitio ahorrar espacio visual y en la memoria de nuestra herramienta.

Para lograr la visualización dinámica del sumador restador, se le agrego al proyecto anterior, un componente del integrado DM74185, un multiplexor 16:4 y un decodificador de conversor de BCD a 7 segmentos

Procedimiento:

En primer lugar se creo un circuito logico para un sumador de un bit, mediante el uso dde compuertas, luego se hizo un encapsulamiento para este sumador y se  obtuvo nuestro primer componente. Para crear nuestro sumador de 8 bits se conectaron 8 sumadores de 1 bit en paralelo y finalmente se encapsulo todo esto y se obtuvo el sumador de 8 bits.


Imagen 1. Circuito lógico sumador de 1 bit.



Imagen 2. Encapsulamiento sumador de 1 bit.



Imagen 3. Conexión  en paralelo de 8 sumadores de 1 bit.

Para conectar los 8 sumadores de un bit se conecto el carrier de salida al carrier de entrada del siguiente sumador, asi sucesivamente desde el sumador del bit menos significativo hasta el bit mas significativo.


Para la parte del restador se adiciono un componente a la entrada B, que por medio de la implementación de compuertas X-OR permiten que cuando nuestra entrada esta en 1 se genere el complemento a 1 para la suma, lo cual como vimos anteriormente en clase seria la representación binaria de la resta, cuando m este en 0 los bits del numero B van a permanecer iguales.


Imagen 4. Circuito lógico complemento a 1.



Imagen 5. Encapsulamiento  complemento a 1.


Para la parte que comprende el almacenamiento de los números, se realizo un banco de memoria de 8 bits a partir de 8 flip flops D:

Imagen 6. Banco de memoria


se realizaron registros de desplazamiento para permitir  el desplazamiento de datos en serie, para cada dato, estos se hicieron a base de flip flops tipo D y compuertas NAND y OR:

Imagen 7. Registro de desplazamiento


Para recibir el pulso de los flancos, se diseño un generador de flancos


Imagen 8. Generador de flancos

Para comenzar la lectura de los datos, se utilizo como en casos anteriores un teclado matricial para ingresar el valor de numero A y B, este se hizo de la siguiente forma:

En primer lugar se codifico el valor a cada tecla y se hizo necesario la implementacion de un conversor para asignarle un valor binario a cada una, por lo tanto tendríamos que para la tecla con valor 1 el código seria 0000 y así sucesivamente hasta llegar al valor binario de 1111.


Se implementaron Fip Flops tipo D para guardar el numero de entrada por cada fila y columna, estos números o datos guardados pasan finalmente al conversor para recibir la señal final.





Imagen 9. Decodificador teclado matricial

Para lograr la visualización dinámica del sumador restador, se le agrego al proyecto anterior, un componente del integrado DM74185, un multiplexor 16:4 y un decodificador de conversor de BCD a 7 segmentos




Para la parte que comprende la visualización dinámica se realizo el siguiente procedimiento:

Primero se creo un componente que permite la conversión de binario a BCD, el integrado DM74185, el cual se creo a partir de la herramienta de PSoC llamada LUT, que nos permitió crear el componente a partir de la tabla de verdad del mismo. De esta manea se creo un lut para cada bit del  numero, se conectaron y se encapsularon en un único :
Imagen 10. LUT


Imagen 11. Conexión de  9 LUT



Imagen 12. Encapsulamiento del componente DM74185




Para recibir y elegir adecuadamente el numero después de la conversión de binario a BCD se creo un mux 16:4 a partir de mux de 4:1 encapsulados en un solo componente, el mux tiene dos selectores coordinados por un clock a 1KHz que por medio de un contador de dos bits, permitió mandar las señales binarias para utilizar o activar los displays 7 segmentos (C.U; C.D; C.C; C.M):






Imagen 13. MUX 4:1


Imagen 14. MUX 16:4



Por ultimo las salidas del mux 16:4 van conectadas a las entradas de un decodificador BCD  que codifica las entradas de 1 a 9 en binario a base de 4 bits (entradas) y las salidas a,b,c,d,f y g que son los nombres de los segmentos el display. Para crear este decodificador fue necesario sacra la tabla de verdad  para cada salida de cada segmento, las cuales se montaron en el LUT:


Imagen 15. LUT 7 segmentos


Imagen 16. LUT 7 segmentos




Al realizar adecuadamente las conexiones entre componentes, obtuvimos el siguiente montaje esquemático para el proyecto:





Imagen 17. Sumador serie

4. Conclusiones

El almacenamiento de datos, permite reutilizar las diferentes entradas de un sistema, como en este caso se puede ver que se puede aprovechar el uso de memorias para guardar dos números y elegir que operación hacer con ellos.

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