SUMADOR PARALELO

1.Resumen

En el siguiente informe se encuentra toda la información de lo realizado en la quinta práctica de laboratorio de electrónica digital, en donde se complemento el sumador-restador con visualización dinámica de 8 bits a base de la creación de componentes en el programa PSoC Creator.

2.Marco Teórico

la operación matemática más básica que se reconoce es la suma, que se denota como un conteo sucesivo de valores especificados. En los diferentes grupos númericos se representa a la suma, bajo el simbolo +.

Historicamente se empezo a usar esta operación como herramienta de supervivencia en los prmeros años del hombre, se usaba para el conteo de comida, de animales y de recursos. 

Con la evolución y el desarrolo de la matematica y de la ritmetica se fueron postulando diferentes axiomas y propiedades que permiten representar diversos casos que se dan dentro de la operación y facilita el entendimiento de la misma.

La resta se denota como una inversion aditiva, puesto que se puede analisar como una suma con signo, en donde se presenta una eliminación de objetos a un grupo determinado. La resta se representa con el simbolo (-). Para el desarrollo de la matematica solo se entienden dos operaciones basicas: la suma y la mutiplicacion; por lo cual para facilidad de demostraciones y comprobación de axiomas la resta se analiza como caso particular de la suma.

2.1 Suma de binarios

Para llevar a cabo la suma de números binarios, se tienen en cuenta tres variables: Los sumandos, el acarreo y por ultimo el resultado.

se tienen 4 casos:

• 0+0=0
• 0+1=1
• 1+0=1
• 1+1=10

El acarreo que se maneja en los números binarios es el mismo que se utiliza para el sistema decimal, en el caso 4 vemos que 1+1 es igual a 10, debido a que 1+1 es 0 y se acarrea un uno a la izquierda, es similar al caso de 9+1 en donde el resultado es 10.

Ejemplo:

https://hardwarehackingmx.files.wordpress.com/2013/08/suma1.png

3.Desarrollo de la práctica

Para realizar la practica fue fundamental la creación de compenentes en PSoC, que nos permitio ahorrar espacio visual y en la memoria de nuestra herramienta.

Para lograr la visualización dinámica del sumador restador, se le agrego al proyecto anterior, un componente del integrado DM74185, un multiplexor 16:4 y un decodificador de conversor de BCD a 7 segmentos

Para la parte que comprende la visualización dinámica se realizo el siguiente procedimiento:

Primero se creo un componente que permite la conversión de binario a BCD, el integrado DM74185, el cual se creo a partir de la herramienta de PSoC llamada LUT, que nos permitió crear el componente a partir de la tabla de verdad del mismo. De esta manea se creo un lut para cada bit del  numero, se conectaron y se encapsularon en un único :

Imagen 6. LUT

Imagen 7. Conexión de  9 LUT

Imagen 8. Encapsulamiento del componente DM74185

Para recibir y elegir adecuadamente el numero después de la conversión de binario a BCD se creo un mux 16:4 a partir de mux de 4:1 encapsulados en un solo componente, el mux tiene dos selectores coordinados por un clock a 1KHz que por medio de un contador de dos bits, permitió mandar las señales binarias para utilizar o activar los displays 7 segmentos (C.U; C.D; C.C; C.M):

Imagen 9. MUX 4:1

Imagen 10. MUX 16:4

Por ultimo las salidas del mux 16:4 van conectadas a las entradas de un decodificador BCD  que codifica las entradas de 1 a 9 en binario a base de 4 bits (entradas) y las salidas a,b,c,d,f y g que son los nombres de los segmentos el display. Para crear este decodificador fue necesario sacra la tabla de verdad  para cada salida de cada segmento, las cuales se montaron en el LUT:

Imagen 11. LUT 7 segmentos

Imagen 12. LUT 7 segmentos

Al realizar adecuadamente las conexiones entre componentes, obtuvimos el siguiente montaje esquemático para el proyecto: